Tại Sao Hệ Số Lấp Đầy Lại Phát Hiện Đầu Tiên Các Khuyết Tật Sản Xuất Hàng Loạt của Tế Bào Năng Lượng Mặt Trời?

Giới thiệu: Hệ số lấp đầy không phải là một tham số độc lập. Nó nén điện trở tiếp xúc, rò rỉ, công thức bột nhão, in lưới, nung và cửa sổ quy trình LECO thành một đường cong I-V duy nhất.

Hiệu suất Cho thấy Kết quả, Trong khi FF Tiết lộ Điều gì Đang Xảy ra trên Dây chuyền Sản xuất

Ngành công nghiệp quang điện đã mở rộng nhanh chóng dưới sự chuyển đổi năng lượng toàn cầu. Công suất sản xuất mô-đun PV toàn cầu đã vượt qua 200 GW, với sản lượng hàng năm vẫn trên 150 GW. Đồng thời, công nghệ PERC đã bước vào giai đoạn cuối của vòng đời. Hiệu suất chuyển đổi sản xuất hàng loạt đã tăng lên 23,5% và đang tiến gần đến trần lý thuyết khoảng 24% một cách khó khăn. Những cải thiện tiếp theo trở nên khó khăn hơn nhiều.

Từ góc độ chi phí sản xuất, chi phí phi silicon của pin PERC đã được nén xuống còn khoảng 0,2 RMB mỗi watt, để lại ít dư địa cho việc giảm thêm. Do đó, ngành công nghiệp đã chuyển hướng sang các công nghệ N-type hiệu suất cao như TOPCon, công nghệ tiếp xúc dị thể (HJT) và pin tiếp xúc mặt sau. Mục tiêu là mở ra không gian lợi nhuận mới thông qua hiệu suất cao hơn và khả năng ngân hàng dự án mạnh mẽ hơn.

Hiệu suất chuyển đổi rõ ràng là quan trọng khi đánh giá một thế hệ công nghệ pin mặt trời. Tuy nhiên, trên một dây chuyền sản xuất hàng loạt thực tế, điện áp mạch hở (Voc) và dòng điện ngắn mạch (Isc) thường ổn định trong phạm vi tương đối hẹp. Tại thời điểm đó, hệ số lấp đầy trở thành chỉ số quyết định cho năng suất sản xuất cuối cùng và là tín hiệu nhạy cảm của những biến động nhỏ trong quy trình.

Về mặt hình học, hệ số lấp đầy đo độ vuông của đường đặc tính I-V của pin mặt trời. Đó là tỷ lệ giữa hình chữ nhật công suất cực đại thực tế và hình chữ nhật lý thuyết được tạo bởi Voc và Isc. Giá trị luôn nhỏ hơn 1. Trong điều kiện lý tưởng, FF tối đa của pin mặt trời gallium arsenide có thể đạt gần 0,89. Giới hạn lý thuyết đối với pin mặt trời silicon tinh thể thương mại điển hình là khoảng 0,83 đến 0,85.

Dây chuyền sản xuất không phải là mô hình lý tưởng. Tiếp xúc kim loại kém, rò rỉ do khắc, công thức bột nhão không cân bằng, hoặc cửa sổ nung bị dịch chuyển đều có thể làm xáo trộn các bề mặt tiếp xúc vi mô. Các khuyết tật này rất nhạy cảm với sự tích tụ nhiệt. Cuối cùng chúng xuất hiện dưới dạng biến thiên mạnh trong điện trở ký sinh và thường bị phát hiện đầu tiên qua sự suy giảm FF.

Công thức: Mối quan hệ giữa Hiệu suất chuyển đổi và FF

η = Pmax / Pin = (Voc × Isc × FF) / Pin

Ý nghĩa: Khi Voc và Isc tương đối ổn định, một biến động nhỏ của FF sẽ ảnh hưởng trực tiếp đến hiệu suất chuyển đổi cuối cùng.

Công thức: Định nghĩa Hệ số lấp đầy

FF = Pmax / (Voc × Isc) = (Vmp × Imp) / (Voc × Isc)

Ý nghĩa: FF đo độ vuông của đường cong I-V. Về mặt thực tế, nó cho thấy mức độ hiệu quả mà một tế bào chuyển đổi sản lượng điện lý thuyết thành công suất cực đại thực tế.

Cốt lõi Vật lý của FF: Sự kéo giữa Rs và Rsh

Để hiểu tại sao FF lại nhạy cảm với điều kiện sản xuất, cần quay lại mô hình mạch tương đương của pin mặt trời. Các hạt tải điện quang sinh ra di chuyển và khuếch tán qua khối silicon trước khi được thu gom bởi mạch ngoài. Mất mát năng lượng là không thể tránh khỏi trong quá trình này.

Ở cấp độ điện vĩ mô, những mất mát này được biểu diễn bằng điện trở ký sinh. Hai thành phần chính là điện trở nối tiếp, Rs, và điện trở shunt, Rsh.

Điện trở nối tiếp đại diện cho tất cả điện trở vật lý thuận chiều gặp phải khi dòng điện chạy về phía tải ngoài. Nó là kết quả tổng hợp của điện trở khối đế silicon, điện trở tiếp xúc giữa điện cực trước và sau với silicon, điện trở vận chuyển emitter ngang, điện trở ngón tay và thanh cái, và ở cấp độ mô-đun, điện trở dây kết nối.

Trong số các yếu tố đóng góp này, điện trở tiếp xúc kim loại-bán dẫn và sự biến thiên nồng độ pha tạp chất phát cũng như độ sâu mối nối là một số biến số kém ổn định nhất trong sản xuất hàng loạt. Chúng cũng là một trong những nguyên nhân phổ biến nhất gây ra sự gia tăng mạnh Rs. Điện trở nối tiếp có tương quan nghịch mạnh với hệ số lấp đầy của tế bào.

Trên đường cong I-V, khi Rs tăng, độ dốc của vùng phân cực thuận gần Voc giảm và đường cong trở nên phẳng hơn. Ở cấp độ vĩ mô, điện trở nối tiếp cao hơn làm giảm công suất đầu ra tối đa và kéo FF xuống.

Điện trở shunt phản ánh mức độ rò rỉ điện bên trong. Lý tưởng nhất, Rsh nên tiến tới vô cùng, không để lại đường dẫn vòng cho các hạt tải điện quang sinh. Trong sản xuất thực tế, rò rìa, lệch mạng tinh thể và bột kim loại xuyên qua mối nối PN có thể tạo ra các đường dẫn dòng không mong muốn.

Rsh thấp hơn có nghĩa là dòng rò rỉ nội tại nhiều hơn. Hiệu ứng shunt này làm giảm dòng điện đi qua mối nối PN chức năng và giảm điện áp hoạt động. Vấn đề trở nên rõ ràng hơn dưới bức xạ thấp vì dòng quang sinh đã yếu, khiến rò rỉ chiếm phần lớn hơn trong tổng dòng điện.

Công thức: Phương trình tế bào năng lượng mặt trời bao gồm điện trở ký sinh

I = IL - I0 × { exp[q(V + I×Rs)/(n k T)] - 1 } - (V + I×Rs) / Rsh

Ý nghĩa: Rs cản trở dòng đầu ra, trong khi Rsh tạo đường dẫn rò rỉ. Cả hai đều làm giảm FF.

Công thức: Điều kiện điểm công suất tối đa

d(I×V) / dV = 0

Ý nghĩa: Điểm mà công suất đạt cực đại trên đường cong I-V là nguồn gốc của giá trị Pmax được sử dụng trong kiểm tra sản xuất.

Công thức: Điện trở shunt chuẩn hóa

RCH = Voc / Isc; rsh = Rsh / RCH

Ý nghĩa: Việc chuẩn hóa với điện trở đặc trưng RCH cho phép so sánh các tế bào có kích thước và dòng điện khác nhau trên cùng một thang đo.

Công thức: Ảnh hưởng gần đúng của điện trở shunt lên FF

FFsh ≈ FF0 × (1 - 1 / rsh)

Ý nghĩa: Rsh càng thấp, rò rỉ càng nghiêm trọng và tổn thất FF càng lớn.

Những vấn đề sản xuất nào tương ứng với Rs và Rsh?

Từ góc độ kỹ thuật, FF có giá trị không chỉ vì nó đơn giản cho thấy hiệu suất đã giảm. Nó giúp các kỹ sư xác định tại sao hiệu suất giảm. Điện trở nối tiếp và điện trở shunt ảnh hưởng đến các vùng khác nhau của đường cong I-V, do đó chúng có thể chỉ ra các khuyết tật sản xuất khác nhau.

Công thức: Tổn thất nhiệt do điện trở nối tiếp

Ploss ≈ I² × Rs

Ý nghĩa: Trong điều kiện dòng điện cao hoặc bức xạ cao, tổn thất công suất do Rs tăng theo bình phương dòng điện.

Tiếp xúc kém: Gót chân Achilles của quá trình kim loại hóa

Trong quy trình từ tấm silicon đến pin hoàn chỉnh, in lưới và nung kim loại hóa là các giai đoạn quan trọng quyết định hiệu suất điện. In lưới là công nghệ trưởng thành và hiệu quả về chi phí, nhưng cơ chế tiếp xúc vật lý của nó có thể tạo ra cả vấn đề điện trở nối tiếp và điện trở shunt.

Các pin hiệu suất cao hiện đại thường sử dụng thụ động điện môi mặt sau và cấu trúc tiếp xúc kim loại cục bộ để giảm tốc độ tái hợp bề mặt của các hạt tải điện phía sau. Vì lớp điện môi cách điện nằm giữa kim loại và khối silicon, tiếp xúc cục bộ phải được hình thành thông qua mở bằng laser hoặc ăn mòn bằng bột nhôm. Nếu chất lượng mở kém hoặc quá trình hợp kim không đủ, kim loại và bán dẫn không thể tạo thành tiếp xúc ohmic đáng tin cậy.

Một nghiên cứu về pin có tiếp xúc điện cực sau cục bộ in lưới cho thấy tiếp xúc kém làm điện trở nối tiếp tăng lên 21,34 mΩ. Hiệu suất chuyển đổi chỉ đạt 8,95%, thấp hơn nhiều so với mức 17,44% của pin có cấu trúc trường bề mặt sau nhôm thông thường.

Các nhà nghiên cứu đã cố gắng phục hồi FF bằng cách điều chỉnh mức pha tạp của bột nhôm phía sau. Khi hàm lượng nhôm tăng, độ sâu hợp kim hóa được cải thiện và điện trở nối tiếp giảm. Khi hàm lượng nhôm đạt mức tới hạn 60%, Rs giảm 11 mΩ so với điều kiện không pha tạp. Điều này làm tăng hiệu suất chuyển đổi lên 2,59 điểm phần trăm tuyệt đối.

Tuy nhiên, khi hàm lượng nhôm trở nên quá cao, nhôm dư thừa đã phá vỡ mạng lưới dẫn điện trong vùng tiếp xúc. Điện trở nối tiếp sau đó bắt đầu tăng trở lại.

QFLS: Phân biệt Khuyết tật Vật liệu với Khuyết tật Sản xuất

Khi một dây chuyền sản xuất cho thấy sự suy giảm FF trên diện rộng, một trong những câu hỏi khó nhất là liệu tổn thất đến từ tái hợp không bức xạ quá mức bên trong vật liệu hay từ điện trở ký sinh được đưa vào trong quá trình in lưới và nung.

Phân tách mức Fermi giả, hay QFLS, là một công cụ chẩn đoán quan trọng trong tình huống này. Về mặt vật lý, QFLS xác định giới hạn điện áp lý thuyết của một thiết bị quang điện khi không có sự trích xuất điện tích bên ngoài. Sự khác biệt giữa QFLS và giới hạn bức xạ trực tiếp cho thấy tổn thất tái hợp không bức xạ do khuyết tật vật liệu hoặc tạp chất gây ra.

Bằng cách đo QFLS bằng quang học và kết hợp với phân tích J-V giả không tiếp xúc, các nhà nghiên cứu có thể loại bỏ ảnh hưởng của điện trở nối tiếp khỏi phép đo điện bên ngoài.

Nếu FF đo được thấp hơn nhiều so với hệ số lấp đầy giả (pseudo fill factor) từ QFLS, tổn thất thường có thể liên quan đến tiếp xúc kim loại hóa kém hoặc các ngón gãy. Nếu hệ số lấp đầy giả đã thấp, tái hợp không bức xạ có khả năng nằm ngoài tầm kiểm soát, chỉ ra một vấn đề nội tại về chất lượng tấm wafer hoặc thụ động hóa bề mặt.

Bột bạc nhiệt độ thấp cho HJT: Xây dựng mạng lưới dẫn điện dưới 200°C

Khi các công nghệ loại N mở rộng, tế bào HJT và BC đặt ra các yêu cầu khắt khe hơn về chất lượng kim loại hóa. Do đó, FF đã trở thành một chỉ số quan trọng để đánh giá các loại bột dẫn điện cải tiến.

Tế bào HJT sử dụng cấu trúc dị tiếp xúc silicon vô định hình và silicon tinh thể. Điều này cung cấp khả năng thụ động hóa mạnh mẽ, nhưng cấu trúc này rất nhạy cảm với nhiệt độ. Để ngăn chặn sự kết tinh và suy thoái của màng silicon vô định hình, tế bào HJT không thể chịu được nhiệt độ nung thông thường trên 800°C. Chúng yêu cầu bột bạc nhiệt độ thấp với nhiệt độ đóng rắn được kiểm soát chặt chẽ dưới 200°C.

Hồ bạc nhiệt độ thấp hoạt động khác với hồ bạc nhiệt độ cao thông thường. Hồ bạc nhiệt độ cao dựa vào sự nóng chảy của thủy tinh frit ở nhiệt độ cao. Thủy tinh frit ăn mòn qua lớp màng chống phản xạ và thúc đẩy sự phát triển của các tinh thể bạc vào silicon, tạo ra tiếp xúc ohmic điện trở thấp.

Hồ bạc nhiệt độ thấp chủ yếu phụ thuộc vào các hạt bạc lơ lửng trong hệ thống nhựa polymer. Sau khi dung môi bay hơi ở nhiệt độ thấp, các hạt được ép lại với nhau để tạo thành các tiếp xúc điện vật lý.

Cơ chế này thường làm cho hồ nhiệt độ thấp có điện trở suất khối cao hơn hồ nhiệt độ cao. Nó có thể làm tăng tổng điện trở nối tiếp của tế bào và giảm FF. Các nhà cung cấp hồ đang giải quyết vấn đề thông qua kỹ thuật bột nano. Các biện pháp điển hình bao gồm giảm hàm lượng bạc và cải thiện độ mịn và lưu biến của hồ để có thể hình thành mạng lưới dẫn điện dày đặc với lượng bạc tiêu thụ thấp hơn.

BC Cells: FF như một Cảnh báo cho Sự cố Cách ly Mặt sau

Nếu thách thức đối với HJT nằm ở độ dẫn điện nhiệt độ thấp, thì thách thức đối với tế bào tiếp xúc mặt sau nằm ở giới hạn vi mô của bố trí điện cực.

Tế bào BC loại bỏ che chắn lưới kim loại mặt trước và do đó có thể đẩy Isc lên cao hơn. Sự đánh đổi là tất cả các điện cực dương và âm phải được bố trí xen kẽ với khoảng cách rất nhỏ trên bề mặt sau.

Trong khu vực dây dẫn mật độ cao này, một độ lệch nhỏ trong in lưới, sự lan rộng của hồ dán, hoặc một khuyết tật nhỏ ở lớp cách điện có thể tạo ra kết nối vật lý giữa các điện cực dương và âm. Khi điều đó xảy ra, Rsh có thể giảm xuống gần bằng không.

Một đoản mạch vi mô tạo ra dòng shunt lớn làm tiêu hao điện áp hoạt động. Voc sụp đổ và FF có thể giảm xuống không. Các hạt tải điện quang sinh ra gần bề mặt trước cũng phải di chuyển một khoảng cách ngang dài hơn trước khi đến các điện cực thu kim loại phía sau. Điều này làm tăng nguy cơ tích tụ điện trở nối tiếp khối và ngang.

Vì lý do này, giám sát biến động FF là một trong những biện pháp bảo vệ năng suất quan trọng nhất trên dây chuyền sản xuất pin BC. Mỗi pin không đạt ngưỡng FF có thể đại diện cho một lỗi trong cách điện kim loại hóa hoặc thiết kế vận chuyển hạt tải.

Cửa sổ Firing: Cả Underfiring và Overfiring Đều Bị Phạt bởi FF

Đối với pin TOPCon và PERC, firing nhiệt độ cao là một trong những quy trình quan trọng cuối cùng. Các tấm silicon với điện cực kim loại đã in đi qua lò băng tải với nhiệt độ đỉnh khoảng 800°C. Thủy tinh frit trong hồ kim loại nóng chảy qua lớp thụ động bề mặt và tạo thành tiếp xúc hợp kim hoặc trực tiếp với silicon hoặc trường mặt sau bên dưới. Điều này tạo ra tiếp xúc ohmic và giảm điện trở nối tiếp.

Quy trình này là một sự cân bằng chặt chẽ. Nhiệt độ quá thấp, hoặc tốc độ băng tải quá cao, gây ra underfiring. Thủy tinh frit không thể nóng chảy đủ và có thể không khắc được qua lớp silicon nitride hoặc tunnel oxide. Quá ít tinh thể bạc kết tủa và xâm nhập vào silicon. Một lớp cách điện vẫn còn giữa kim loại và chất bán dẫn, làm cho điện trở tiếp xúc tăng mạnh. Phía phân cực thuận của đường cong I-V trở nên phẳng, và FF trở nên thấp bất thường.

Nhiệt độ quá cao gây ra overfiring. Hồ kim loại trở nên quá mạnh, và các tinh thể bạc có thể xuyên qua một tiếp giáp PN nông như những cái gai. Điều này gây ra đoản mạch và các trung tâm tái hợp. Lớp thụ động bị hỏng, Rsh giảm, và rò rỉ trở thành vấn đề nghiêm trọng.

Trong kiểm tra EL, tổn thương mạng tinh thể và hỏng lớp thụ động do overfiring thường xuất hiện dưới dạng các mẫu mây, vết nước, hoặc dấu băng tải lò.

Để mở rộng cửa sổ quy trình, các nhà cung cấp thiết bị đã phát triển hệ thống firing và phun ánh sáng. Các hệ thống này kết hợp lò firing với buồng phun ánh sáng. Sau khi ủ nhiệt độ cao và hợp kim hóa, tấm wafer được tiếp xúc trực tiếp với ánh sáng cường độ cao ở nhiệt độ khoảng 150-350°C.

Các photon cường độ cao kích thích hạt tải và thay đổi trạng thái điện tích của các nguyên tử hydro bên trong tấm wafer và gần bề mặt của nó. Điều này có thể thụ động hóa các khuyết tật nhiệt vi mô và các liên kết lỏng lẻo được tạo ra trong quá trình nung. Kết quả thử nghiệm cho thấy phương pháp xử lý này có thể giảm các vết nước EL và vết băng tải lò đồng thời cải thiện cả Voc và FF.

LECO: Một Con Đường Phi Cân Bằng Vượt Qua Xung Đột Kim Loại Hóa TOPCon

Trong giai đoạn đầu mở rộng của TOPCon, quá trình kim loại hóa mặt trước trở thành một nút thắt cổ chai lớn về năng suất. Để giảm tái hợp bề mặt, mặt trước của tế bào TOPCon có xu hướng sử dụng emitter nông hơn với nồng độ pha tạp thấp hơn.

Một tiếp giáp nông và pha tạp thấp tạo ra xung đột cho bạc paste nhiệt độ cao thông thường có chứa thủy tinh frit. Nếu paste không được nung xuyên qua đủ, điện trở tiếp xúc vẫn cực kỳ cao. Nếu nung quá mạnh, tiếp giáp nông có thể bị xuyên thủng, tạo ra rò rỉ và đẩy FF về không.

Tối ưu hóa tiếp xúc bằng laser, hay LECO, được phát triển để giải quyết xung đột này. LECO sử dụng cơ chế quang điện phi cân bằng nhiệt. Thay vì áp dụng nhiệt độ cao toàn cục phá hủy, nó kích thích các hạt tải điện bằng laser cường độ cao trong khi áp dụng một điện áp phân cực ngược khoảng 10 V hoặc cao hơn.

Dưới tác động kết hợp của phân cực mạnh và các hạt tải quang sinh, các điểm cách điện yếu chưa được kết nối do nung thiếu sẽ trải qua sự đánh thủng thác cục bộ. Các hạt tải tự do được dẫn qua tiếp xúc kim loại-bán dẫn bởi điện trường, tạo ra dòng điện cục bộ vài ampe.

Các dòng điện mạnh này tạo ra nhiệt Joule cục bộ tại các điểm tiếp xúc vi mô. Điều này tạo ra quá trình nung vi mô trên thang thời gian nano giây đến micro giây.

LECO thay đổi chiến lược nung TOPCon từ gia nhiệt toàn cục mạnh mẽ sang sửa chữa cục bộ có mục tiêu. Các nhà cung cấp paste có thể thiết kế các hệ thống thủy tinh frit tương thích với LECO chuyên dụng. Quá trình nung băng tải thông thường sau đó có thể duy trì hơi thiếu nung để bảo vệ emitter nông, trong khi LECO tạo ra sự đánh thủng điện cục bộ ở đầu cuối và giảm điện trở tiếp xúc.

Kết quả xác nhận cho thấy các tế bào không có LECO có thể hoạt động gần với điểm hỏng do điện trở tiếp xúc quá cao. Sau xử lý LECO, điện trở tiếp xúc giảm trong khi khả năng thụ động được duy trì. FF tăng, dẫn đến mức tăng hiệu suất chuyển đổi tuyệt đối hơn 0,2 điểm phần trăm.

LECO vẫn có ranh giới quy trình. Nếu cường độ ánh sáng quá thấp, việc sửa chữa tiếp xúc không hoàn chỉnh. Nếu quá cao, có thể xảy ra hiện tượng bóc tách mạng tinh thể và hư hỏng cấu trúc.

Khi cường độ laser đạt giá trị phá hủy 375 MW/cm², FF có thể giảm từ 0,84 xuống 0,65, mức giảm khoảng 24%. Voc có thể giảm từ 0,745 V xuống 0,695 V, trong khi Jsc giảm từ 41,8 mA/cm² xuống 40,8 mA/cm².

Mạng lưới tiếp xúc vi mô được tạo ra bởi LECO cũng có mức độ dễ vỡ nhiệt không cân bằng. Phân tích EL cho thấy khi một tế bào được xử lý LECO trải qua chu trình nung nhiệt độ cao lần thứ hai, việc tăng nhiệt độ nung lần thứ hai từ 280°C lên 680°C có thể phá vỡ các đường dẫn vi mô đã được thiết lập.

Điện trở tiếp xúc sau đó lại suy giảm, FF thu hẹp đáng kể, và hiệu suất tế bào ban đầu 26,35% bắt đầu giảm.

FF Không Chỉ Là Một Tỷ Lệ Phần Trăm. Nó Là Nhịp Đập Của Sản Lượng Sản Xuất

Nhìn vào hộp đen của quy trình sản xuất pin mặt trời cho thấy một điểm rõ ràng: hệ số lấp đầy không chỉ là một tỷ lệ phần trăm trừu tượng hiển thị trên máy kiểm tra phòng thí nghiệm.

Ở cấp độ vi mô, FF là biểu hiện cuối cùng của sự kéo co giữa điện trở nối tiếp và điện trở shunt dọc theo đường dẫn vận chuyển hạt tải. Trên dây chuyền sản xuất, nó ghi lại các giới hạn dẫn điện của hồ kim loại hóa, độ chính xác cơ học của in lưới, và những thay đổi nhỏ trong biên độ nhiệt độ của lò nung băng tải.

Trong một chu kỳ PV mới, nơi chi phí phi silicon đã gần chạm đáy và việc mở rộng vốn ngày càng khắt khe, mọi công nghệ hiệu suất cao chủ chốt đều phải đối mặt với cùng một vấn đề cơ bản.

HJT phải duy trì một mạng lưới dẫn điện đáng tin cậy trong giới hạn đóng rắn nhiệt độ thấp. Tế bào BC phải kiểm soát rò rỉ giữa các điện cực dương và âm chỉ cách nhau một khoảng cách vi mô. TOPCon dựa vào nung, phun ánh sáng và LECO để sửa chữa tiếp xúc trong khi bảo vệ lớp thụ động.

Mục tiêu luôn giống nhau: giảm điện trở tiếp xúc tại giao diện mà không xuyên thủng tiếp giáp PN và tạo ra rò rỉ.

Đối với các nhà sản xuất, chỉ chạy theo giá trị hiệu suất tuyệt đối không còn đủ nữa. Một hệ thống sản xuất thông minh hơn nên theo dõi các biến động nhỏ của FF theo thời gian thực và kết hợp chúng với các phương pháp chẩn đoán không phá hủy như QFLS và phân tích J-V giả. Đó là con đường thực tế hướng tới sản xuất pin mặt trời hiệu suất cao thế hệ tiếp theo ổn định hơn.

Quan điểm của Ooitech

Giá trị thực sự của FF là tốc độ của nó như một cảnh báo sản xuất. Một dây chuyền ổn định nên theo dõi FF cùng với Rs, Rsh, các mẫu EL, pseudo-FF, nhiệt độ nung và dữ liệu kim loại hóa thay vì xử lý từng kết quả riêng biệt. Đối với các công nghệ TOPCon, HJT và BC, tập dữ liệu kết hợp này có thể tiết lộ một cửa sổ quy trình đang trôi trước khi phân phối hiệu suất cuối cùng cho thấy sự mất mát năng suất nghiêm trọng.