Tấm silicon mỏng hơn so với tuổi thọ mô-đun 25-30 năm: Liệu có thể

Câu trả lời nhanh: Silicon wafer ngày càng mỏng hơn, và câu hỏi đặt ra là liệu một tấm wafer mỏng hơn có thể vẫn hỗ trợ tuổi thọ module 25 đến 30 năm hay không. Hai năm trước, độ dày chủ đạo nằm ở mức 150 µm đến 160 µm; sản xuất hiện tại đang chuyển xuống dưới mức đó. Động lực rất rõ ràng — wafer mỏng hơn nghĩa là nhiều wafer hơn trên mỗi thỏi ingot và chi phí silicon trên mỗi watt thấp hơn, và silicon là chi phí vật liệu lớn nhất trong một module. Rủi ro mang tính cơ học: một tấm wafer mỏng hơn dễ bị nứt hơn trong quá trình xử lý cell, stringing và lamination, và một vết nứt vi mô không lộ ra ở kiểm tra cuối cùng có thể lan rộng qua chu trình nhiệt trong thực địa. Công suất ngành ở cấp 600 GW đang được quy hoạch xoay quanh định dạng mỏng hơn, nghĩa là câu hỏi về độ tin cậy đang được trả lời ở quy mô sản xuất thay vì trong phòng thí nghiệm.

Sản xuất mô-đun PV · bởi Jerry, Ooitech

Giới thiệu

Wafer năng lượng mặt trời đang ăn kiêng trong năm 2026. Hai năm trước, độ dày chủ đạo vẫn ở mức 150-160μm. Hiện nay 120-130μm đã trở thành tiêu chuẩn sản xuất hàng loạt cho wafer loại N, và một số nhà sản xuất hàng đầu đã đưa 110μm vào dây chuyền sản xuất của họ.

Vậy tại sao toàn bộ ngành lại chạy đua làm wafer mỏng hơn? Một khi wafer tiếp tục mỏng đi, liệu cell có trở nên quá mong manh đến mức chỉ chạm nhẹ là nứt? Và liệu các module hạ nguồn có còn đảm bảo tuổi thọ thiết kế 25 năm, thậm chí 30 năm? Đây là những câu hỏi thực tế mà cả ngành và nhà đầu tư đều quan tâm.

Tại Sao Toàn Ngành Đang Theo Đuổi Wafer Mỏng Hơn

Động lực trực tiếp nhất đằng sau việc làm mỏng wafer là giảm chi phí, tiết kiệm polysilicon quý giá.

Mỗi 10μm cắt giảm từ độ dày wafer làm giảm mức tiêu thụ silicon trên mỗi watt khoảng 7%. Sau khi trừ đi chi phí phi silicon tăng thêm trong các bước cắt và cell, tổng chi phí trên mỗi wafer giảm khoảng 0,03-0,04 nhân dân tệ. Đi từ 160μm xuống 130μm tiết kiệm gần một hào mỗi wafer. Với sản lượng lắp đặt toàn cầu hàng năm 600GW, con số này cộng lại lên tới hàng chục tỷ nhân dân tệ tiết kiệm được trên toàn ngành mỗi năm.

Hiện tại polysilicon chiếm 9%-14% tổng chi phí module. Trọng số của nó thấp hơn nhiều so với thời kỳ bùng nổ polysilicon, nhưng làm mỏng vẫn là cách hiệu quả nhất để trực tiếp cắt giảm tiêu thụ silicon.

Ngoài việc tiết kiệm tiền, các tấm wafer mỏng còn mang lại lợi ích về điện. Tấm wafer càng mỏng, đường truyền của các hạt tải quang sinh càng ngắn, do đó tổn thất tái hợp khối giảm và hiệu suất pin tăng nhẹ. Nó còn kết hợp tốt hơn với TOPCon và HJT.

Nhưng các tuyến cell khác nhau chịu đựng việc làm mỏng rất khác nhau. HJT là quy trình nhiệt độ thấp không có bước pha tạp nhiệt độ cao, nên tự nhiên phù hợp với wafer mỏng và có thể xuống tới 100-110μm. TOPCon phải trải qua bước lắng đọng polysilicon nhiệt độ cao, và wafer quá mỏng dễ bị cong vênh, làm giảm năng suất. Đó là lý do tại sao sản xuất hàng loạt TOPCon chủ yếu giữ ở mức thận trọng trong khoảng 125-135μm.

Cách Kiểm Soát Chất Lượng Sau Khi Làm Mỏng, và Cách Module Đảm Bảo Bảo Hành

Silicon đơn tinh thể về bản chất là vật liệu bán dẫn giòn. Khi độ dày giảm, khả năng chống uốn và chịu ứng suất của wafer giảm rõ rệt. Cell wafer mỏng sẽ không vỡ khi chạm nhẹ, nhưng khả năng xuất hiện vi nứt tăng rõ ràng. Rủi ro trải dài khắp chuỗi: cắt lát, sản xuất cell, đóng gói module, logistics, lắp đặt tại chỗ và vận hành nhà máy lâu dài.

Trong quá trình cắt wafer và sản xuất cell, wafer mỏng dễ chịu áp lực cơ học và sốc nhiệt hơn. Texturing, khuếch tán, in và hàn đều có thể để lại vi nứt không thể thấy bằng mắt thường. Đặc biệt trên dây chuyền TOPCon, cong vênh wafer trực tiếp gây vỡ trong vận chuyển và lỗi căn chỉnh, kéo giảm năng suất toàn dây chuyền.

Ở bước đóng gói module, áp suất và dao động nhiệt độ trong quá trình ép laminate càng khuếch đại ứng suất bên trong wafer và kích hoạt vi nứt vốn có. Và các khuyết tật không phải đều xuất hiện tại cổng nhà máy. Những cú sốc vận chuyển sau đó, va đập tại chỗ trong thi công, rồi chu kỳ nhiệt độ ngày-đêm liên tục khi nhà máy vận hành, tiếp tục tạo ứng suất qua giãn nở và co lại vì nhiệt. Các vi nứt nhỏ lan dần. Sau hai hoặc ba năm vận hành, một số vi nứt biến thành vết nứt ẩn có thể nhìn thấy, phá vỡ đường dẫn dòng điện bên trong cell, gây suy giảm công suất bất thường, và trong trường hợp cực đoan gây rủi ro điểm nóng.

Bản thân wafer mỏng không trực tiếp rút ngắn tuổi thọ module. Điều thực sự đe dọa vòng đời 25-30 năm là khuyết tật vi nứt mà không có kiểm tra nào phát hiện. Nếu toàn bộ quy trình có thể giữ vết nứt ẩn ở mức rất thấp, module wafer mỏng vẫn có thể đạt mục tiêu tuổi thọ dài. Nhưng nếu quá trình cải tiến quy trình xuyên chuỗi cung ứng không theo kịp đà làm mỏng, các khuyết tật bị chôn vùi ở giai đoạn sản xuất sẽ lộ diện và hỏng hóc trong những năm giữa đến cuối vận hành nhà máy. Làm mỏng về bản chất là một tiêu chuẩn cao hơn đối với toàn bộ chuỗi sản xuất wafer-cell-module.

Cắt Wafer: Dây Vonfram Mịn Cắt Giảm Hư Hại Vốn Có

Ngành đã áp dụng rộng rãi dây kim cương vonfram có độ bền kéo cao, thay thế dây kim cương thép carbon truyền thống. Các dây chuyền wafer mỏng tiêu chuẩn chạy đường kính dây 24μm và nhỏ hơn. Đối với wafer siêu mỏng 110-120μm, thậm chí dùng dây vonfram siêu mịn 20-22μm. Dây càng mịn, rãnh cắt càng hẹp, lớp hư hại trên bề mặt wafer càng mỏng, và vi nứt bề mặt càng ít. Điều đó cắt giảm vi nứt vốn có mà wafer mang ra khỏi nhà máy ngay từ nguồn.

Sản Xuất Cell: Tinh Chỉnh Quy Trình, Giảm Nứt Do Va Đập

Kiểm soát tập trung vào một số bước then chốt. Các quy trình ướt làm chậm dòng nước và dao động giỏ để giảm va đập và ma sát. Vận chuyển dùng cơ cấu linh hoạt để giảm lực hút chân không và va đập chuyển động. Các bước nhiệt độ cao làm chậm tốc độ tăng và giảm nhiệt để hạn chế cong vênh và ứng suất nhiệt. In giảm áp lực dao gạt. Thiêu kết tối ưu hóa đường cong vùng nhiệt độ để tránh sốc nóng-lạnh. Mỗi bước được kết hợp với kiểm tra PL để sàng lọc sớm wafer lỗi bị vi nứt và cong vênh, giảm rủi ro vỡ và nứt ẩn.

Sản Xuất Module: Hàn Là Then Chốt, Ép Laminate Cần Tinh Chỉnh

Khi nối chuỗi cell, dùng gia nhiệt theo giai đoạn và kiểm soát chặt sốc nhiệt. Dùng ribbon mềm, mịn để phân tán ứng suất điểm hàn và giảm áp lực ép một điểm lên wafer mỏng. Điều chỉnh lực chốt ép của thiết bị để tránh hư hại do ép cứng lên cell. Chọn ribbon mềm có độ cứng thấp để giảm lực kéo giữa ribbon và biến dạng wafer trong chu kỳ nhiệt. Sau khi hàn, thêm kiểm tra EL để sàng lọc sớm vi nứt do hàn, để chúng không lọt vào bước ép laminate.

Ở bước ép laminate, bạn có thể thử làm chậm tốc độ hút chân không và tăng nhiệt để làm dịu sốc áp suất, đồng thời tối ưu hóa đường cong vùng nhiệt độ để tránh ứng suất nhiệt bên trong do gia nhiệt và làm nguội nhanh.

Tóm tắt

Làm mỏng wafer là xu hướng ngành đã được định hình, và không có ích gì khi phủ nhận thẳng thừng. Trong khi toàn chuỗi tận dụng làm mỏng để có chi phí thấp hơn và sản lượng tốt hơn, các bước wafer, cell và module phải nâng cấp thiết bị và quy trình cùng nhau, kiểm soát chặt ứng suất cơ học và nhiệt, phòng ngừa vết nứt ẩn và vỡ, và tăng cường kiểm tra toàn dòng. Đó là cách bạn giữ vững chất lượng và độ tin cậy module lâu dài trong khi vẫn cắt giảm chi phí.

Quan điểm của Ooitech

Làm mỏng thực sự là một bài toán quản lý ứng suất, và nó ảnh hưởng nặng nề nhất ở dây chuyền module, và đó là nơi các lựa chọn thiết bị quyết định liệu những vết nứt vi mô ẩn sâu đó có bao giờ xuất hiện hay không. Về phía chúng tôi, các máy hàn chuỗi với hàn gradient phân đoạn và xử lý dải mềm, cùng với sàng lọc EL trước khi ép laminate, chính xác là những rào chắn giữ cho các tế bào 110-130μm không biến thành lỗi hiện trường sau năm năm nữa. Vật lý của tấm wafer mỏng là cố định, nhưng năng suất thắng hay thua phụ thuộc vào cách dây chuyền của bạn xử lý chúng nhẹ nhàng đến đâu. Nếu bạn muốn xem một dây chuyền module MBB thực tế vận hành các bước này như thế nào, kênh YouTube của Ooitech tại www.youtube.com/ooitech rất đáng để xem.